三星在VLSI 2026大会上凭“3D堆叠晶体管”斩获最佳论文！晶体管演进就像城市盖楼，从平面平房到立体高楼，如今三星将n型和p型晶体管垂直堆叠，实现42nm业界最小栅极间距，理论密度翻倍。

该技术攻克了三层纳米片沟道、高质量外延生长及MDI隔离层三大难题，在极小空间内兼顾了电流驱动与电气隔离。这标志着逻辑芯片微缩正式迈入“向上发展”的三维时代，为突破物理极限提供了全新解法。