台积电联合NYCU 突破原子界面瓶颈，重塑二维晶体管性能上限。
国立阳明交通大学（NYCU）与台积电联合团队研究证实：重构材料间的原子边界，能够破除制约下一代半导体器件发展的核心工程难题。
图源：施普林格·自然出版集团
十余年来，原子薄层半导体一直被视作最有望替代硅的候选材料。这类材料仅有单原子层厚度，内部电子的束缚环境与传统块体硅材料存在本质区别，天然具备迁移率高、隧穿损耗低等突出电学性能。产业界普遍认为，依托二维原子薄层材料搭建晶体管，有机会制造出运算速度更快、物理尺寸更小、静态与动态能耗同步降低的新型芯片器件，彻底突破当前硅基芯片微缩工艺遭遇的物理极限。全球各大高校、晶圆制造企业与科研机构均持续加码二维半导体赛道，各类新型二维半导体单晶、异质结材料的研发成果层出不穷，但一项长期存在、难以调和的工程难题，始终阻碍二维晶体管从实验室样品走向产线规模化落地。
要制备具备实用价值的晶体管，工程师需要在半导体导电沟道上层沉积一层极薄的绝缘栅介质层，依靠栅介质隔绝栅电极与沟道，通过调控栅压实现对内部电子输运行为的精准管控。芯片制程持续微缩的大趋势下，晶体管沟道尺寸不断缩小，对应的栅介质层厚度必须同步减薄，才能维持足够强的静电控制能力，避免器件漏电、开关性能劣化。但原子薄层半导体表面结构特殊，常规介质沉积工艺会直接破坏材料表面敏感的电子界面，诱发大量电子散射现象，大幅削弱电子传输效率，最终抵消薄栅介质带来的性能提升。长久以来，全球半导体研发领域陷入无法两全的性能取舍困境：要么增厚栅介质保障载流子迁移率，牺牲栅极调控能力；要么采用超薄介质强化静电控制，牺牲器件导电性能，两项核心指标几乎难以同步优化。
国立阳明交通大学联合台积电企业研发中心共同攻关，提出一套全新原子级界面调控解决方案，从材料界面结构层面攻克这一困扰行业多年的技术瓶颈。相关完整研究成果已正式刊发于国际顶刊《自然·电子学》。整套实验与数据验证充分证明，精准重构二维半导体与栅绝缘层之间的原子级边界结构，既能实现栅介质的极致厚度微缩，又可完整保留原子薄层晶体管优异的载流子输运性能。区别于多数同类研究专注开发全新半导体基底材料的思路，该研究团队另辟蹊径，将全部优化重心放在两种材料之间仅数个原子厚度的异质交界面上，通过改造界面微观结构打破固有性能权衡。
论文通讯作者、阳明交大张文豪教授表示：“过去业内改良原子薄层晶体管的思路，大多集中于挖掘性能更优的半导体材料。但我们的研究证明，材料间的原子界面同等关键。通过精准调控界面原子结构，我们大幅缓解了多年来束缚二维晶体管发展的性能权衡难题。”
短沟道顶栅晶体管：界面缺陷带来的行业痛点现代半导体制造工艺的核心发展逻辑，是持续缩小晶体管内部电极、介质、沟道等所有部件的物理尺寸，栅介质作为隔离栅电极与导电沟道的绝缘核心单元，是制程微缩的关键突破口。经过数十年迭代打磨，传统硅基工艺已经形成成熟稳定的高介电常数介质材料体系，可适配7nm、3nm等极小尺寸硅基器件的制造需求。但原子薄层半导体存在无法规避的先天短板：材料表面不存在可供介质附着的悬空化学键，直接沉积超薄介质薄膜时，很难形成连续、均匀、无孔洞的绝缘层。
采用行业通用的传统薄膜沉积工艺制备栅介质，极易出现薄膜局部覆盖不全、界面晶格缺陷、表面电子无序态等多重问题。上述界面问题会持续散射沟道内传输的载流子，直接降低载流子迁移率，造成晶体管开关比下降、漏电加剧、响应速度变慢等一系列性能劣化问题。为改善界面质量，全球各地科研团队陆续尝试多种改良路线，包括研发全新高κ介质材料、引入有机分子缓冲层、优化氧化物原子层沉积工艺等。上述方案虽能小幅改善界面状态，但始终无法同步达成超薄等效氧化层厚度、强静电调控能力与高载流子迁移率三大核心指标。该技术矛盾在晶圆级化学气相沉积（CVD）工艺制备的单层二硫化钼器件中表现尤为突出，也是限制二维半导体走向量产的核心阻碍。
原子边界精准调控新方案该阳明交大团队没有更换半导体基底或栅介质主体材料，转而对两种材料的接触界面本身进行原子级精细改造，整套制备流程分层设计、步骤可控，适配现有晶圆产线沉积设备：
1. 在大面积单层二硫化钼（MoS₂）薄膜表面，直接外延沉积一层厚度可控的超薄金属铝层；
2. 通过低温精准氧化工艺处理铝薄膜，生成一层厚度约0.42纳米的致密氧化铝缓冲层；
3. 在氧化铝缓冲层之上，沉积常规高介电常数氧化铪作为功能栅介质。
这层厚度仅零点几纳米的人工改性界面承担双重不可替代的核心作用：一方面，氧化铝层填补二硫化钼表面无悬空键的结构缺陷，为氧化铪薄膜提供平整、连续、无断层的生长基底，从源头保障上层栅介质均匀成膜，减少孔洞与缺陷；另一方面充当原子级缓冲隔离层，阻隔高κ介质与二维半导体之间的电荷、晶格应力干扰，大幅降低界面电子散射概率，保障导电沟道内部电子顺畅、低损耗输运。经过改性后的界面不再只是简单分隔两种功能材料的边界，而是主动协同优化器件整体电学性能的功能性核心薄层。
兼顾多项冲突性能指标依托这套原子界面调控技术，团队基于可量产的晶圆级CVD单层二硫化钼材料制备短沟道顶栅晶体管，最终实现器件等效氧化层厚度接近1纳米，达到先进制程对栅介质厚度的严苛要求。
器件多组电学测试数据表现均衡优异：器件关态漏电流维持极低水平，电压扫描产生的迟滞效应微弱，电荷俘获现象得到有效抑制；沟道长度约100纳米的测试晶体管，跨导峰值可达0.45毫西门子每微米，代表器件栅压调控电子的效率处于行业上游水平。
该研究成果实现重大突破，首次在大面积原子薄层器件中，同步达成栅介质极致微缩、强静电控制、高载流子输运三项长期相互制约的性能指标。和实验室仅能制备微小样品的机械剥离二维材料不同，本次实验全程采用CVD工艺生长的大面积单层二硫化钼，工艺路线兼容现有晶圆制造体系，充分证明该界面优化方案距离未来整片晶圆大规模工业化制造更近一步，具备可观的产业转化潜力。
半导体设计思路迎来重大转变从器件整体研发逻辑来看，这项研究也标志着全球半导体工程领域的研发重心正在发生根本性转变。长久以来，晶体管技术迭代升级的核心路径主要分为两类：挖掘具备更优本征性能的新型半导体材料、依靠光刻与沉积工艺持续缩小器件物理尺寸。经过多年实践，业界逐渐形成统一认知：不同功能材料之间仅数个原子厚度的接触界面，才是决定多层薄膜堆叠器件协同工作性能的核心变量。近年来越来越多前沿研究持续佐证，对原子界面微观结构的深度认知与原子精度调控，其重要性已经不亚于全新半导体材料的开发，本项阳明交大与台积电联合研究进一步夯实了这一行业发展趋势。
论文另一通讯作者李宗恩教授解释：“当晶体管各功能层缩减至数个原子厚度时，界面不再只是两种材料的分界线，而是器件具备功能性的核心组成部分。实现原子精度的界面调控，能够开辟全新器件设计思路，仅依靠更换单一材料很难达成同等技术突破。”
硅基技术之外的全新发展方向伴随全球半导体产业逐步逼近传统硅基材料的物理微缩极限，原子薄层二维半导体凭借低功耗、超薄结构等优势，在下一代移动端低功耗逻辑芯片、高端算力电子系统、新型存储器件等领域的研发与产业价值持续攀升。现阶段二维半导体完整制造流程仍存在晶圆良率、大面积均匀性、器件可靠性等诸多待优化环节，距离成熟商用还有一段技术打磨周期，但本次提出的原子界面调控方案，针对性解决了栅介质与沟道接触的核心痛点，为二维半导体产业化落地打通关键技术一环。
总体而言，该研究清晰指明下一代半导体技术突破的双重核心方向：未来芯片性能升级不能仅依靠全新半导体材料的开发，更要深入理解并精准调控连接不同功能薄膜的原子界面。随着晶体管各层结构尺寸持续逼近单原子尺度，原本不起眼的材料交界面，或将成为决定芯片整体功耗、速度、良率等综合性能最重要的器件单元之一。
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