数字越小，似乎就越先进。从7纳米到3纳米，再往更小走，一个问题也跟着冒出来：
芯片总不能无限缩小，等这条路越来越难走，我们的手机和电脑，还能继续变强吗？

2026年10月22日，Dwarkesh Podcast发布了一期英特尔工厂参访。主持人花了两天参观先进制造设施，并与技术负责人交流，讨论晶体管、供电和芯片连接方式的未来。
看懂这些方向，有个直观的办法：把芯片想成一座城市。

过去，我们熟悉的进步，是把“房子”做小，在同一块地方容纳更多功能。现在，工程师还得同时改造电网、拓宽道路，甚至让不同功能的建筑上下相连。
芯片接下来的进步，越来越像一场城市改造。

先弄明白：“3纳米”不是拿尺子量出来的整颗晶体管尺寸。
这是理解芯片新闻时，很容易踩进的一个坑。
今天的先进工艺名称，已经不能直接对应晶体管某个部位的实际长度。英特尔的技术说明也明确提到，行业多年前就已偏离用具体物理尺寸命名工艺的做法。

所以，不能把“2纳米”理解成所有零件都只有2纳米，更不能据此推算：再过几年，就只剩一个原子那么大。
不过，名字与实际尺寸脱钩，不代表物理限制消失。

芯片内部确实有大量极其微小的结构。继续缩小，会遇到漏电、制造精度、连接电阻等问题。
所谓晶体管，可以先理解成一个微型电开关。大量开关按照设计配合工作，完成信息处理。
开关缩小后，关键问题是：该打开时能不能顺畅通电，该关闭时能不能可靠关住？

一扇门如果越做越小，却越来越关不严，继续缩小就未必划算。
第一条路：让“开关”换个长相，把电流管得更牢。
不少人想象中的芯片升级，是把原来的结构按比例缩小。
现实中，晶体管早已在改变形状。

早期的平面结构，可以粗略理解成从上方控制电流通道。后来，通道变成凸起的“鳍”，控制它的栅极能从更多方向施加影响。
再往前一步，就是“环绕栅极”：让栅极把通道包围起来。

英特尔把自己的这类方案称为RibbonFET。它的核心，是通过环绕通道加强电流控制，改善微小尺寸下的表现。

用一个不那么严格、但方便理解的比喻：过去像从一个方向按住水管，现在像从周围一起控制。
目的，是让这个越来越小的开关，仍然听指挥。
这也解释了为什么同样叫“工艺进步”，背后可能需要更换结构、材料和制造方法。

缩小仍在继续，只是越来越需要先改造开关，再谈怎么缩。
第二条路：把供电搬到背面，给信号让出空间。
一座城市房子密集，电线、水管和道路就容易互相挤占空间。
芯片也有类似问题。
晶体管需要电，同时还要与其他部分交换信号。传统布局中，供电线路和信号线路都要在晶体管同一侧的多层金属布线里安排位置。

结构越密，布线越难。
工程师于是想到一个办法：把供电线路转移到背面，正面更多地留给信号连接。这就是“背面供电”。
英特尔的实现叫PowerVia。其技术说明介绍，这种方式能缓解正面的布线拥挤，并改善供电路径。

可以想象，一片老城区原本所有线路都挤在同一片空间，现在把主要供电设施安排到另一面。
房子未必立刻变小，但城市可以运转得更顺畅。
不过，芯片不能像翻煎饼一样，翻过来接根线就完事。
它涉及晶圆翻转、减薄、背面加工，以及重新安排测试和故障检查。改动一处，其他环节也得跟上。

这里有个容易被忽略的道理：
性能提升，有时来自把电送好、把线排好。
一个再聪明的“脑子”，也得有稳定的供电和顺畅的内部连接。

第三条路：平面越来越挤，就研究往上叠。
土地有限，城市会盖楼。
芯片工程师也在研究，能否把原来并排放置的部分晶体管，改成上下布局。
这个方向里，一个常见名字是CFET，中文通常称为互补场效应晶体管。

不用记术语，只要抓住一点：逻辑电路中常用两类相互配合的晶体管，CFET希望把它们上下堆叠，减少占用的平面空间。

比利时微电子研究中心imec在2024年6月18日公布过具有电学功能的相关实验器件，展示了这种结构和上下接触连接的研究进展。
但实验器件能工作，距离大规模商业生产还有很多关要过。
上面做完，下面会不会受损？上下两层怎么分别接线？狭窄空间里的材料能不能填好？

这些都必须解决。
尤其要分清两件事：把一个晶体管内部的通道做成立体结构，与把两类晶体管上下堆叠，并不是同一个制造难题。
不能看到“堆叠”两个字，就以为所有技术已经走到同一个阶段。

这条路线很有想象力，也需要耐心。实验室成果告诉我们方向值得探索，量产还要回答成本、可靠性和一致性的问题。
第四条路：让几块芯片靠得更近，少花力气搬数据。
如果说前几条路在改造城市内部，那么先进封装更像是在改变不同城区之间的连接方式。
为什么需要连接？
因为计算系统不只有负责运算的部分，还需要存储数据、传递信息。很多任务要反复取数据、处理，再送回结果。

可以把它想成厨房做饭。
厨师动作再快，如果食材仓库很远，送货通道又窄，出菜速度照样上不去。
同样，计算单元很强，不代表整个系统就能始终发挥出同样强的能力。
一种思路，是把系统拆成承担不同任务的小芯片，再通过密集连接组合起来。这些小芯片常被叫作Chiplet，也就是“芯粒”。

其中，先进封装既能让芯片并排紧密协作，也能支持上下堆叠。

封装因此不只是给芯片套个保护壳，也成为系统设计的一部分。英特尔公布的封装技术，就包括横向连接与三维堆叠等多种方案。

这里还有一项关键技术，叫“混合键合”。
简单理解，它能让两块芯片上对应的铜连接点直接接合，同时把周围绝缘表面结合起来，减少对传统焊料微凸点的依赖。

英特尔的Foveros Direct 3D采用这种铜与铜直接连接的方式，目标包括提高连接密度、缩短信号路径、改善数据传输的能效。

接着厨房的比喻：这相当于让操作台与仓库之间增加大量短距离通道。
工程师既在追求厨师切菜更快，也在减少等食材的时间。

这对数据交换频繁的任务尤其有意义。
不过，立体化并不是想叠多高，就能叠多高。
建筑盖高了，需要考虑承重、供水和消防。芯片叠起来，也要同时考虑供电、连接、测试与散热。
连接必须对准，组装前也要尽量筛出合格芯片，否则把好芯片和坏芯片组合起来，仍可能造成损失。
英特尔的先进封装资料把芯粒测试、组装前筛选和最终系统测试，列为整个流程的重要部分。

还可以想象两间同时开着暖气的房间，上下叠在一起，热量需要找到合适的出口。
芯片设计也必须为热量安排出路，否则增加的计算能力，可能无法长时间充分发挥。
所以，堆得更多，不自动等于产品更好。
到底横向放、上下叠，还是把两种方式结合，要看用途、功耗和制造条件。
任何技术最后都要算一笔账：性能增加了多少，为此付出的成本和复杂度是否值得？
最难的一关，是把好想法变成稳定出货的产品。

看发布会，我们容易觉得芯片技术是一场“谁先宣布”的比赛。
走进工厂，问题会变得具体得多。

参访中，英特尔技术负责人谈到，一项先进工艺涉及约2000道步骤，需要逐步调整，最终做到大量晶圆重复生产时仍能稳定运行。

一条流程里，某种材料单独表现很好，放进完整生产过程后，却可能经不起后续加工。
一个结构做出来了，也不代表它能在足够多的位置上重复成功。
这里常说的“良率”，可以先理解成产品达到合格要求的比例。
假设投入相同材料和加工时间，一种方案只能得到少量合格品，另一种能得到更多，最终分摊到每个合格品上的成本就会不同。

这只是解释原理的假设，却能说明为什么工厂如此在意稳定性。
制造业真正难的，是同时做到“做得出、做得稳、成本能接受”。
ASML对芯片制造的介绍也强调，芯片是逐层构建的，不同层必须精确对齐，整个过程包含大量加工步骤。

光刻设备固然重要，但它只是这条复杂链条中的一个关键环节。
新结构要落地，还需要材料、沉积、刻蚀、检测、封装等环节协同推进。
这也是为什么一项技术从论文走到消费者手里，往往比想象中慢。

再看芯片，值得多问一句：完成同样的事，它用了多少电？
对普通人来说，上述变化最后要落到实际体验。
手机能不能在相同电量下多用一会儿？

电脑能不能持续工作而不频繁降速？
同样的计算任务，能不能更快、更省电地完成？

这些是评价产品时值得关注的问题，具体答案还要看架构、软件、散热和整机设计。
先进工艺很重要，但一个工艺名称，装不下全部体验。
这次参访提供的启发，是我们可以把目光从“数字又小了多少”，扩大到整套系统如何工作。

开关控制得更好，电力输送得更顺，数据走得更近，各部分配合得更有效，都是可以争取的进步。
芯片不能无限缩小，工程师却还有很多地方可以下功夫。
未来芯片的较量，会越来越考验一件事：在有限的空间和电力里，究竟能完成多少有用的工作。