芯片塞不下了，行业想出的办法是把盒子做大。
单块掩模版能容纳的面积是有上限的，这个上限叫掩模极限。英伟达现在那代 Blackwell 的封装已经做到这个上限的 3.3 倍，下一代 Rubin 预计冲到 4 倍。台积电 CoWoS 的中介层面积同步在涨，八年前还只有一千二百多平方毫米，眼下是两千八百多，明年要顶到四千七。
这不是把一块硅做大，是在一块基板上排很多计算裸片和存储裸片，中间用一层中介层连起来。排得越紧凑，数据要走的路越短，带宽和延迟就越好。
代价是封装从收尾工序变成了设计的前置条件。以前是电路画完了再想怎么装，现在反过来，要想榨出性能，就得在画电路的时候把谁挨着谁、走哪条线、怎么供电一起算进去。原文里那句很坦白，往后可能出现为了封装反过来改芯片的情况。
两条路线正在争。台积电的 CoWoS-L 是把中介层做大，靠局部硅互连加大面积重布线层，把高密度连接只用在需要的地方。英特尔的 EMIB-T 换个思路，不铺整层硅，只在两颗芯片需要高速通信的地方嵌一小块硅桥，最近把桥上的凸点间距缩到了 25 微米。
我更看好后面那条，理由很功利，良率和成本。整个封装铺一层硅，面积翻倍麻烦跟着翻倍；只在需要的位置用，理论上更省。但 CoWoS-L 已经量产十年、良率稳在 90% 以上，最后能不能抢下来靠的是良率，不是原理优劣。
再远一步的三维堆叠，台积电 SoIC 的三纳米堆叠去年已经量产，可高功耗芯片叠起来散热、供电、良率三样一起拉垮，目前只有不差钱的高端场景用得起。
所以摩尔定律是不是死了，这个话题吵了多少年。按我看它没死，只是从晶体管那层挪到了封装这层。以后比的不只是谁家工艺节点小，还有谁能把更多裸片稳当地装进一个盒子。
你觉得下一轮算力提升，主要靠制程还是靠封装？