史诗级突破！三星造出42nm栅距3D堆叠晶体管，逻辑芯片开启垂直时代

1. 核心技术突破
6月17日三星公布全新研发成果，研发出栅极间距42nm的3D堆叠晶体管，成果入选2026国际超大规模集成电路研讨会最佳论文。
技术核心是把存储领域成熟的垂直堆叠思路落地逻辑芯片，依托自家GAA全环绕栅极技术基底，将N、P晶体管上下垂直堆叠，告别传统平面并排布局。
2. 技术核心优势
传统平面FinFET、GAA芯片横向微缩已经逼近物理极限，绝缘层变薄漏电、密度提升受阻。
垂直堆叠方案向上拓展空间，同等芯片面积容纳更多晶体管，大幅提升芯片算力密度，适配AI大算力芯片需求。
三星配套三层纳米片沟道、高精度外延工艺、MDI中间介质隔离三大方案，解决电流不足、沟道不均、层间漏电三大核心难题。
3. 三星技术路线逻辑
三星在存储领域早已吃透垂直堆叠技术：V-NAND闪存、HBM堆叠内存长期领跑全球。
本次把成熟堆叠工艺复用至逻辑芯片，意在缩小与台积电、英特尔先进制程差距，争夺下一代逻辑芯片技术话语权。
4. 当前现存核心挑战
该成果仅完成实验室验证，大规模量产仍存多重阻碍：

- 超精细堆叠结构制造精度要求极高，良率爬坡难度大；
- MDI隔离层厚度、位置控制容错率极低，稍有偏差就会出现层间电气干扰；
- 多层纳米片外延生长均匀性难以稳定量产，容易造成晶体管性能差异。

5. 行业长期影响
若后续顺利量产落地，将打破逻辑芯片仅靠缩小单管尺寸迭代的固有路线，开辟三维集成全新赛道，重塑先进逻辑制程竞争格局。
短期仅停留在实验室阶段，距离商业化落地还有较长周期验证。

以上信息仅供参考，不构成投资建议。