日前，联发科宣布携手光通信厂商 Ranovus 推出新一代共封装光学（CPO）ASIC 设计平台，提供异质整合高速电子与光学型号的 I / O 解决方案。
相较于电信号，光信号在传输距离和能耗方面都具有先天优势，因此共封装光学 CPO 是未来高速互联技术的热门研究方向。
光电共封迎来大的推动力这一波的光电共封器件很大的推动者是数据中心的公有云供应商，随着AI/ML（人工智能/机器学习）、高分辨率视频流和虚拟现实等更高带宽应用的出现，网络流量持续增长，数据中心网络承受的压力也在不断增加，诸如谷歌、Meta、亚马逊、微软或阿里巴巴等，他们每家都部署了数万台交换机，而且正在推动数据速率从100GbE向400GbE和800GbE更高速的数据链路的方向发展，这将消耗更多的电力来通过铜缆传输数据。
作为交换机的大脑——交换机芯片，在过去多年来主要有两大长期发展趋势：
一，大约每两年一次，交换机芯片的带宽会翻一番，这也很好的遵循了摩尔定律。二，为了支持总交换机芯片带宽的增加，Serdes的速度、数量和功率也在随之增加，SerDes的速度从10 Gbit/sec增加到112 Gbit/sec，芯片周围的SerDes数量从64通道增加到51.2 Tbps一代的512通道。SerDes功率成为系统总功率的很大一部分。当下交换机之间所采用的方案大都是可插拔的光学器件，虽然可以很容易地更换或换成更高容量的，但这也意味着在交换机芯片和光学器件接口之间有几英寸的铜，而且由于所需的电气和光学密度、热问题和功耗，当前可插拔光学器件也面临着容量难扩展的制约。于是，业界开始探索提高数据中心效率的新方法，光电共封（CPO）成为一个有利的选择！
光电共封时代将到来AMD芯片公司的高级管理人员表示，未来的 AMD 处理器可能会配备特定领域的加速器，甚至有些加速器是由第三方创建的。
高级副总裁 Sam Naffziger 在周三发布的一段视频中与 AMD 首席技术官 Mark Papermaster 交谈，强调了小芯片标准化的重要性。
“特定领域的加速器，这是获得每瓦每美元最佳性能的最佳方式。因此，这对于进步绝对是必要的。您无法承担为每个领域制作特定产品的费用，所以我们可以做什么拥有一个小芯片生态系统——本质上是一个库，”Naffziger 解释道。
他指的是Universal Chiplet Interconnect Express (UCIe)——一种用于 Chiplet 通信的开放标准，自2022 年初创建以来，赢得了 AMD、Arm、英特尔和 Nvidia 等主要行业参与者以及许多其他较小品牌的广泛支持也。
自 2017 年推出第一代 Ryzen 和 Epyc 处理器以来，AMD 一直处于小芯片架构的前沿。从那时起，House of Zen 的小芯片库已经发展到包括多个计算、I/O 和图形芯片，将其组合并封装在其消费者和数据中心处理器中。
这种方法的一个例子可以在 AMD 的 Instinct MI300A APU 中找到，该 APU于 2023 年 12 月推出，封装了 13 个单独的小芯片（四个 I/O 芯片、六个 GPU 芯片和三个 CPU 芯片）以及八个 HBM3 内存堆栈。
Naffziger 表示，未来，像 UCIe 这样的标准可能会让第三方构建的小芯片进入 AMD 封装中。他提到硅光子互连——一种可以缓解带宽瓶颈的技术——有潜力将第三方小芯片引入 AMD 产品。
Naffziger 认为，如果没有低功耗芯片间互连，该技术就不可行。
他解释说：“你之所以选择光学连接，是因为你想要巨大的带宽。因此，你需要每比特能量较低才能实现这一目标，而封装内的小芯片是获得最低能量接口的方法。”他补充说，他认为向共同封装光学器件的转变“即将到来”。
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