当地时间6月18日，imec（比利时微电子研究中心）通过官网宣布，在本周举行的 2024 年 IEEE VLSI 技术与电路研讨会 (2024 VLSI) 上， imec 首次展示了具有堆叠底部和顶部源/漏极触点的功能性单片CMOS CFET 器件。虽然结果是从正面图案化两个触点获得的，但 imec 还展示了将底部触点形成移至晶圆背面的可行性——将顶部器件的存活率从 11% 显著提高到 79%。
imec 的逻辑技术路线图设想在 A7 （7埃米）制程节点设备架构中引入互补场效应晶体管 (CFET)。当与先进的布线技术相结合时，CFET 有望将标准单元轨道高度从 5T 降低到 4T 甚至更低，而不会降低性能。在集成 n 和 pMOS 垂直堆叠结构的不同方法中，与现有的纳米片型工艺流程相比，单片集成被认为是破坏性最小的。
△图1：具有MDI和堆叠正面图案化触点的CMOS CFET器件(TC =顶部触点; TJ= 顶部结; BC=底部触点; BJ= 底部结)。SEM 横截面沿BC/TC (左)和横跨BC/TC (右)显示。
△图3：SEM图片显示在晶圆背面形成的底部触点，并且准确定位在正面形成的底部结上方(BDI =底部电介质隔离)。
在 2024 年 VLSI 研讨会上，imec 首次展示了具有堆叠顶部和底部触点的功能性单片 CMOS CFET 器件。CFET 集成在 18nm 栅极长度、60nm 栅极间距和 n 和 p 器件之间 50nm 的垂直间隔中。在测试载体上演示了电气功能，其中 nFET 和 pFET 器件使用公共栅极，顶部和底部触点从正面连接。
所提出的工艺流程包括两个 CFET 特定模块：中间电介质隔离 (MDI) 以及堆叠的底部和顶部触点。
MDI 是 imec 首创的一种模块，用于隔离顶栅和底栅，并区分 n 型和 p 型器件之间的阈值电压设置。MDI 模块基于对 CFET“有源”多层 Si/SiGe 堆栈的修改，并允许内部间隔物的共集成 – 这是一种纳米片特有的功能，可将栅极与源极/漏极隔离。imec CMOS 器件技术总监Naoto Horiguchi表示：“我们采用 MDI 优先方法获得了最佳工艺控制结果，即在源极/漏极凹槽之前 – 在此步骤中，纳米片和 MDI 被‘切割’以进入通道侧壁并启动源极/漏极外延。具有‘原位封盖’的创新型源极/漏极凹槽蚀刻通过在源极/漏极凹槽期间保护栅极硬掩模/栅极间隔物实现了 MDI 优先。”
第二个关键模块是堆叠源极/漏极底部和顶部触点的形成，它们通过介电隔离垂直分隔。关键步骤是底部触点金属填充和蚀刻，以及随后的介电填充和蚀刻——所有这些都在与 MDI 堆栈相同的狭小空间内完成。
Naoto Horiguchi：“在从正面开发底部触点时，我们遇到了多重挑战，影响了底部触点电阻并限制了顶部器件源极/漏极形成的工艺窗口。在 2024 VLSI 中，我们表明将底部触点形成移至晶圆背面是可行的，尽管与晶圆键合和减薄相关的工艺步骤更多。顶部器件的存活率从 11% 提高到 79%，使背面底部触点形成成为行业中一个有吸引力的选择。目前正在进行研究以确定最佳触点布线方法。”
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