文：王世权 编辑：练怡萍

2024年5月22-23日，由雅时国际（ACT International）主办，国家第三代半导体技术创新中心（苏州）、宽禁带半导体国家工程研究中心、宽禁带半导体器件与集成技术全国重点实验室、国家集成电路特色工艺及封装测试创新中心承办2024-半导体先进技术创新发展和机遇大会苏州狮山国际会议中心成功举办，冯明宪博士受邀参加“CHIP China晶芯研讨会”分论坛，并作主题报告：CoWoS：技术、生态与投资。

CoWoS技术作为目前先进AI算力芯片一致采用的封装技术，是提升AI算力芯片性能提升、产能释放、市场竞争力的最重要因素之一，因此冯明宪博士依据亚太芯谷科技研究院提出的CoWoS分析架构，从哲学、技术、产业/生态、资本、国家/地区五个维度对CoWoS技术进行系统解析，下面与大家分享报告的主要内容：

根据IDC和华为GIV团队预测，随着数字化转型、物联网（IoT）设备的普及、云计算的扩展、以及人工智能（AI）和机器学习（ML）技术的广泛应用，全球每年新产生的数据总量随着数字化的发展快速增长，从2020年每年产生2ZB到2025年每年产生175ZB，2030年将达到1003ZB，即将进入YB（1 Yotta Bytes = 1000 Zetta Bytes）时代。急剧增长的数据量对AI芯片算力性能提出了更高的要求。

而AI芯片的算力性能主要是指芯片处理数据和执行任务的能力，一般受到处理器性能和数据传输能力的限制。

处理器性能主要指逻辑芯片性能，一般而言，单位面积上的晶体管数量越多计算性能越高，因此高阶AI芯片中的逻辑芯片均采用先进制程。另外，并行度也是影响性能的一个重要指标，并行度是指AI芯片能够同时处理多个任务的能力。并行度越高，AI芯片的计算能力越强，这对于执行复杂的AI算法和处理大量数据至关重要，因此在处理大量数据的AI芯片中，GPU的运算速度要远大于CPU。

数据传输能力一般是指存储器与逻辑芯片之间的数据传输能力，即存储器的带宽是衡量的重要指标。HBM在众多存储器产品中脱颖而出，大规模应用在高阶AI芯片中，主要原因就在于拥有更大的带宽参数。

在具备先进制程逻辑芯片与高带宽的HBM存储器之后，如何实现体积更轻薄、数据传输速率更快、功率损耗更小及成本更低，成为了各大厂商争相解决的核心，台积电，英特尔，三星均推出了各自的具有异构异质集成概念的先进封装形式。

CoWoS（Chip On Wafer On Substrate）是一种2.5D的整合封装技术，先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW芯片与基板（Substrate）连接，整合成CoWoS。

台积电2012年就开始量产CoWoS，通过这种芯片间共享基板的封装形式，台积电可以把多颗芯片封装到一起，平面上的裸芯片通过Silicon Interposer互联，达到了封装体积小，功耗低，引脚少的效果。

CoWoS 简单工艺流程如下：

1）先将芯片通过Si interposer与下面的wafer堆叠在一起，采用 μbump连接，μbump是一对Cu piller中间焊Solder，填入underfill 保护芯片与连接的结构。2）将芯片连接在载板上，然后进行CMP将Si interposer减薄，接着加入RDL与Solder ball。3）将wafer从载板上转移到胶带上，切割wafer，将芯片从胶带上取下来倒置安装在基板上。

英特尔在2017年推出EMIB（嵌入式多芯片互连桥接）技术。EMIB可以将不同类型、不同工艺的芯片IP组合在一起，类似一个松散的SoC。不过，EMIB没有引入额外的硅中介层，只在两枚裸片边缘连接处加入了一条硅桥接层，并重新定制化裸片边缘的I/O引脚以配合桥接标准。

EMIB的技术特征在于，不论是高频宽记忆体（High Bandwidth Memory， HBM）、CPU/GPU或现场可程式化逻辑闸阵列（Field Programmable Gate Array， FPGA）等，于其逻辑芯片（die）的下方，设置一个硅桥（Silicon Bridge）并将芯片之间予以电性连结，由于芯片之间传导电子的路径缩短，因而得以加快芯片之间的运算效能。此外，EMIB的另一个优点在于，它不需要中介层，所以制程上不仅变简单，而且还可降低制造成本。

EMIB技术中的硅桥最初的发明概念并不是英特尔，早期台积电也有相关的发明概念，但英特尔却是将硅桥改良并应用到2.5D封装，在避开台积电的CoWoS技术专利的同时，也有良好的运算效能与低功耗。

相较于其他多晶粒整合封装技术，英特尔评价EMIB的优点有：

1）EMIB体积小，使得跨晶粒的电子讯号的传输路径短；2）不需要硅穿孔（TSV）与中介层，所以制程简单，成本低；3）运算效能提高。

整体来说，英特尔的EMIB可在不需要中介层与硅穿孔技术的半导体结构下，透过嵌入在封装基板内的硅桥，将晶粒与晶粒之间电性连结，不仅可达成低成本、低功耗、低延迟以及高频宽等优点，而且可以节省多芯片在基板上所占据的面积。

三星电子与台积电、英特尔一样，都想发展出属于自己的2.5D与3D封装技术，经过数年的努力终于推出了2.5D封装技术：I-Cube （Interposer Cube）与3D封装技术：X-Cube （eXtended Cube）。

2.5D I-Cube分为I-CubeS与I-CubeE。I-CubeS主要强调，在大型的中介层（interposer）上搭载多颗逻辑晶粒（die）与高频宽记忆体（HBM），从而实现高频宽与出色的翘曲控制（warpage control），以及超低讯号损失与高密度记忆体相结合，另外也有良好的热效率控制（thermal efficiency control）。

至于I-CubeE，则主要采用硅嵌入结构，透过精细图案化实现硅桥（silicon bridge），和FOPLP（Fan-Out Panel Level Package，扇出型面板级封装），实现了无硅穿孔（TSV）和大尺寸的RDL（Redistribution Layer，重布线层）中介层结构，不仅具成本效益，而且有优异的翘曲控制与功率完整性（power integrity）。

I-Cube技术看起来似乎是融合了台积电的CoWoS与英特尔的EMIB的2.5D封装技术。然而，由于硅中介层需要增加面积，以容纳更多逻辑晶粒及HBM，而I-Cube的硅中介层比纸张更薄，仅大约100微米，这样的中介层，是为了承载更多的逻辑晶粒与HBM，才必须使用大面积的中介层，但这样的风险，就是在微观尺度下容易产生弯曲或翘曲，造成负面影响。为此，三星透过改变材料与其厚度，研发出可避免中介层翘曲和热膨胀的技术，以实现I-Cube的商业化，并防止运算时所产生的高热积聚。

比较台积电、英特尔与三星电子三家代表厂商的2.5D先进封装技术，可以概括如下：

1）台积电的CoWoS技术，可使中介层内的金属线可电性连接多个晶粒的微凸块（micro bump），以达到传输各芯片间的电子讯号，然后经由硅穿孔来连结下方PCB，将多颗芯片封装一起。

2）英特尔的EMIB技术，不需要硅穿孔与中介层，仅透过硅桥即可电性连结不同的芯片并封装在一起。

3）三星的I-Cube，将多个芯片插入中介层，然后透过中介层内的重布线让多个芯片进行讯号传递；此外，由于中介层的面积变大，使得可承载的芯片更多，也避免